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Accueil du site > Stages Master/Ingénieur > 1er Stage Master/ingénieur 2017 - Outil graphique pour la génération de code de simulation intégrant les aspects power

1er Stage Master/ingénieur 2017 - Outil graphique pour la génération de code de simulation intégrant les aspects power

Titre du stage :
Edition graphique d’une spécification d’un Power Intent d’une architecture de système sur puce.
Graphical edition of the Power Intent specification on top of a system-on-chip architecture.
Lieu du stage : Laboratoire LEAT et SATT-SE, Campus SophiaTech, Bâtiment Forum , 930 Route des Colles, 06903 Sophia Antipolis, France
Encadrement, contact : Michel Auguin (DR CNRS), auguin@unice.fr
Gratification, durée  : le stage de 6 mois est rémunéré suivant une gratification mensuelle d’environ 500€ net versé par la SATT-SE (http://www.sattse-technologies.com/)


Sujet de stage :
Le stage concerne une opération de valorisation de résultats du laboratoire LEAT vers l’industrie. Cette opération est gérée par la SATT-SE (Société Accélérateur de Transfert de Technologies) qui finance ce stage. L’innovation apportée par le laboratoire concerne une librairie logicielle pour structurer une architecture matérielle d’un système embarqué ou d’un système sur puce afin de contrôler cette architecture suivant une stratégie de gestion de puissance consommée. L’originalité vient du niveau de modélisation TLM considéré, niveau pour lequel les outils disponibles ne proposent pas d’approches permettant de décrire le contrôle induit par la stratégie de puissance mais se contente de décrire l’impact de la stratégie sur la puissance. Ainsi notre approche permet réellement de vérifier par simulation la cohérence/consistance de la stratégie de gestion de puissance (états actifs/inactifs, valeurs des fréquences d’horloge) des modules de l’architecture par rapport à l’exécution des fonctions de l’application ou des applications que doivent supporter ces modules. La librairie permet ainsi de décrire la structure orientée gestion de puissance (power intent) associée à une architecture matérielle. Il est ainsi possible d’explorer en simulation plusieurs solutions de power intent et plusieurs stratégies de gestion de puissance tout en vérifiant la compatibilité des comportement obtenus (par simulation) avec les performances attendues des applications exécutées sur cette architecture augmentée du power intent.
L’intégration d’un power intent dans une architecture s’effectue actuellement par insertion du code C++/SystemC-TLM, construit à partir des objets de la librairie, dans un modèles SystemC-TLM de l’architecture matérielle. Or ce code est très fortement structurel, ainsi il peut être très majoritairement généré automatiquement. Par conséquent, dans ce stage, on vise à développer un outil permettant 1) de décrire graphiquement une architecture matérielle abstraite (niveau TLM), 2) de superposer la description d’un power intent et 3) de générer automatiquement le code C++/SystemC-TLM correspondant. Ce code est alors inséré dans le modèle de simulation de l’architecture pour produire une simulation complète qui révèle les interactions entre la stratégie de gestion de puissance et l’exécution fonctionnelle des applications permettant ainsi d’évaluer conjointement les performances et la puissance dissipée.
Les outils proposés pour développer cet outil sont basés sur Eclipse/Sirius : http://www.eclipse.org/sirius/
Un cas test sera utilisé pour valider l’approche, ce cas pourra être fourni par un industriel du domaine.